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#contents(); *** パイプラインステージ [#gfe366d8] |SH-4(4R) | 5 stage| |SH-X1 | 7 stage| |SH-X2 | 8 stage| *** 命令セット(追加された命令) [#l7474259] - SH-4 => SH-X1 -- movli, movco, movua, icbi, prefi, synco, fpchg, fsrra, fsca で新規追加命令は9命令 -- 他に、既存ldc命令に新オペランド(ldc * sgr)追加 --命令の説明 |movli/movco|spin lock用命令ペア| |movua|アラインされていないデータ用の転送命令| |icbi|I cache block invalidate| |prefi|Prefetch instruction cache block| |synco | 同期命令。先行命令の実行完了を待って、後続命令実行開始| |fpchg|FPSCR.PRの反転| |fsca|単精度近似値演算、サインとコサイン| |fsrra|単精度近似値演算、平方根の逆数| - SH-X1=>SH-X2 --ocbi, ocbp, ocbwbの機能拡充 --OCアドレスアレイ領域(非キャッシャブル領域)に対する操作を有効に(従来はNOP相当動作) *** FPU [#f000890c] - SH-X1で、FPSCRで、SZ=1 & PR=1の組合せを追加。 - これはOSに影響ある？ 何か変更している？ *** MMU [#j0d510b6] -TLB Pageサイズ追加 |SH-4|1k, 4k, 64k, 1M| |SH-X1|1k, 4k, 64k, 1M| |SH-X2|1k, 4k, 8k, 64k, 256k, 1M, 4M, 64M| -制限解除 --SH-4 => SH-X1 --- メモリ割付TLBアクセスに際してのP2限定と8nopの制限解除 --- Linux で制限解除対応コード(SH-4A専用)ある？ --SH-4=>SH-X1 ---Static +32bit物理アドレス追加、PMB追加 +PTEA削除(PCMCIAサポート削除) +PASCR追加 +IRMCR追加 +SA[2:0]削除(PCMCIA空間属性ビット) +TC削除(PCMCIAタイミングコントロールビット) +ITLB,UTLBのデータアレイ2を削除(=>影響ある？) |>|SH-4| |ITLBデータアレイ1|F300 0000 - F37F FFFF| |ITLBデータアレイ2|F380 0000 - F3FF FFFF| |UTLBデータアレイ1|F700 0000 - F77F FFFF| |UTLBデータアレイ2|F780 0000 - F7FF FFFF| |>|SH-X1| |ITLBデータアレイ|F300 0000 - F37F FFFF| |UTLBデータアレイ|F700 0000 - F70F FFFF| ---Dynamic +命令TLB多重ヒット例外の例外カテゴリ変更 +UTLBアドレスアレイへの連想ライトで、データTLB多重ヒット例外発生を抑止 --SH-X1=>SH-X2 ---Static +PTEAレジスタ追加、MMUCR.ME追加 機能面からの説明 +PTEAを使用することにより アクセス権限の細かい設定が可能になった ++従来：PTELを用いて、以下の４カテゴリを設定、特権リードライト、特権リード、特権/ユーザリードライト、特権/ユーザリード ++SH-X2：PTEA(新設)を用いて、特権リード、特権ライト、特権実行、ユーザリード、ユーザライト、ユーザ実行の６項目が個別に設定可能に ++SH-X2から新規に追加になったpageサイズもPTEAを用いて設定 SH-X2対応、どこまで、kernelに実装されている？ *** 例外処理 [#y4b08f6c] |SH-X1=>SH-X2|EXPMASK追加| -すみません。中身をまだ確認していません。 *** Cache [#d15657ac] -SH-4 => SH-X1 --サイズ変更(IC : 16k => 32k, OCサイズは変更無し) --Way数変更(2 way => 4 way) --インデックスモード廃止 --cacheのRAMモードを廃止 --上記変更に伴いメモリ割付キャッシュの構成を変更 -SH-X1=>SH-X2 --2 wayへの固定機能を追加(?) cacheは、サポート済みのデバイス(CPUコア)については、対応済みですよね。 *** 内蔵RAM [#g9f5e153] - LRAM/URAM - IL/OL/URAM
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#contents(); *** パイプラインステージ [#gfe366d8] |SH-4(4R) | 5 stage| |SH-X1 | 7 stage| |SH-X2 | 8 stage| *** 命令セット(追加された命令) [#l7474259] - SH-4 => SH-X1 -- movli, movco, movua, icbi, prefi, synco, fpchg, fsrra, fsca で新規追加命令は9命令 -- 他に、既存ldc命令に新オペランド(ldc * sgr)追加 --命令の説明 |movli/movco|spin lock用命令ペア| |movua|アラインされていないデータ用の転送命令| |icbi|I cache block invalidate| |prefi|Prefetch instruction cache block| |synco | 同期命令。先行命令の実行完了を待って、後続命令実行開始| |fpchg|FPSCR.PRの反転| |fsca|単精度近似値演算、サインとコサイン| |fsrra|単精度近似値演算、平方根の逆数| - SH-X1=>SH-X2 --ocbi, ocbp, ocbwbの機能拡充 --OCアドレスアレイ領域(非キャッシャブル領域)に対する操作を有効に(従来はNOP相当動作) *** FPU [#f000890c] - SH-X1で、FPSCRで、SZ=1 & PR=1の組合せを追加。 - これはOSに影響ある？ 何か変更している？ *** MMU [#j0d510b6] -TLB Pageサイズ追加 |SH-4|1k, 4k, 64k, 1M| |SH-X1|1k, 4k, 64k, 1M| |SH-X2|1k, 4k, 8k, 64k, 256k, 1M, 4M, 64M| -制限解除 --SH-4 => SH-X1 --- メモリ割付TLBアクセスに際してのP2限定と8nopの制限解除 --- Linux で制限解除対応コード(SH-4A専用)ある？ --SH-4=>SH-X1 ---Static +32bit物理アドレス追加、PMB追加 +PTEA削除(PCMCIAサポート削除) +PASCR追加 +IRMCR追加 +SA[2:0]削除(PCMCIA空間属性ビット) +TC削除(PCMCIAタイミングコントロールビット) +ITLB,UTLBのデータアレイ2を削除(=>影響ある？) |>|SH-4| |ITLBデータアレイ1|F300 0000 - F37F FFFF| |ITLBデータアレイ2|F380 0000 - F3FF FFFF| |UTLBデータアレイ1|F700 0000 - F77F FFFF| |UTLBデータアレイ2|F780 0000 - F7FF FFFF| |>|SH-X1| |ITLBデータアレイ|F300 0000 - F37F FFFF| |UTLBデータアレイ|F700 0000 - F70F FFFF| ---Dynamic +命令TLB多重ヒット例外の例外カテゴリ変更 +UTLBアドレスアレイへの連想ライトで、データTLB多重ヒット例外発生を抑止 --SH-X1=>SH-X2 ---Static +PTEAレジスタ追加、MMUCR.ME追加 機能面からの説明 +PTEAを使用することにより アクセス権限の細かい設定が可能になった ++従来：PTELを用いて、以下の４カテゴリを設定、特権リードライト、特権リード、特権/ユーザリードライト、特権/ユーザリード ++SH-X2：PTEA(新設)を用いて、特権リード、特権ライト、特権実行、ユーザリード、ユーザライト、ユーザ実行の６項目が個別に設定可能に ++SH-X2から新規に追加になったpageサイズもPTEAを用いて設定 SH-X2対応、どこまで、kernelに実装されている？ *** 例外処理 [#y4b08f6c] |SH-X1=>SH-X2|EXPMASK追加| -すみません。中身をまだ確認していません。 *** Cache [#d15657ac] -SH-4 => SH-X1 --サイズ変更(IC : 16k => 32k, OCサイズは変更無し) --Way数変更(2 way => 4 way) --インデックスモード廃止 --cacheのRAMモードを廃止 --上記変更に伴いメモリ割付キャッシュの構成を変更 -SH-X1=>SH-X2 --2 wayへの固定機能を追加(?) cacheは、サポート済みのデバイス(CPUコア)については、対応済みですよね。 *** 内蔵RAM [#g9f5e153] - LRAM/URAM - IL/OL/URAM
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